Intel annonce une percée en 65 nm

Intel affirme avoir franchi une étape importante dans le développement de la technologie de fabrication des puces de la prochaine génération. Dans ce qui s'avère être une prophétie auto-réalisatrice, Intel a réussi à réduire suffisamment la taille des transistors pour que les puces puissent en contenir davantage. C'est le fondateur d'Intel, Gordon Moore, qui, en 1965, a affirmé que le nombre de transistors sur une puce doublerait environ tous les deux ans. Cette prédiction est aujourd'hui connue sous le nom de Loi de Moore et cette dernière réalisation, selon Intel, confirme la prédiction de ses fondateurs.

L'entreprise a construit des puces de mémoire statique à accès aléatoire (SRAM) de 70 mégabits entièrement fonctionnelles avec plus d'un demi-milliard de transistors en utilisant la technologie de processus de 65 nanomètres (nm) la plus avancée au monde. Alors qu'Intel est en train de transférer la majorité de sa production vers le processus 90 nanomètres, le test SRAM sert d'introduction à la nouvelle taille. Le processus 90 nm a également été précédé d'une annonce concernant la SRAM.

Les transistors de la nouvelle technologie 65 nm (un nanomètre est un milliardième de mètre) ont des portes (l'interrupteur qui allume et éteint un transistor) mesurant 35 nm, soit environ 30 % de moins que la longueur des portes de la technologie 90 nm précédente. À titre de comparaison, une centaine de ces portes pourraient tenir dans le diamètre d'un globule rouge humain.

La nouvelle technologie de traitement augmente le nombre de transistors minuscules serrés sur une seule puce, donnant à Intel la base sur laquelle livrer les futurs processeurs multicœurs, et concevoir des caractéristiques innovantes dans les produits futurs, y compris les capacités de virtualisation et de sécurité. La nouvelle technologie de traitement 65 nm d'Intel comprend également plusieurs caractéristiques uniques d'économie d'énergie et d'amélioration des performances.

Sunlin Chou, vice-président senior et directeur général du Technology and Manufacturing Group d'Intel, a déclaré, La technologie du processus 65nm d'Intel présente des caractéristiques de densité, de performance et de réduction de la consommation d'énergie à la pointe de l'industrie, qui permettront aux futures puces d'offrir des capacités et des performances accrues. La technologie 65nm d'Intel est en bonne voie pour être livrée en 2005 afin d'étendre les avantages de la loi de Moore.

En novembre 2003, Intel a annoncé qu'elle utilisait son procédé 65 nm pour fabriquer des mémoires SRAM de 4 mégabits. Depuis, l'entreprise a fabriqué des mémoires SRAM de 70 mégabits entièrement fonctionnelles sur ce procédé, avec une très petite surface de 110 mm2. Les petites cellules SRAM permettent d'intégrer des caches plus importants dans les processeurs, ce qui augmente les performances. Chaque cellule de mémoire SRAM comporte six transistors sur une surface de 0,57 µm2. Quelque 10 millions de ces transistors pourraient tenir dans un millimètre carré, soit à peu près la taille de la pointe d'un stylo à bille.

Au fur et à mesure que les transistors deviennent plus petits, les problèmes de puissance et de dissipation thermique augmentent. Il est donc impératif de mettre en œuvre de nouvelles caractéristiques, techniques et structures pour poursuivre ces progrès. Intel a relevé ces défis en intégrant des fonctions d'économie d'énergie dans son processus technologique de 65 nm. Ces caractéristiques sont essentielles pour fournir des produits informatiques et de communication économes en énergie à l'avenir.

La technologie de pointe d'Intel en matière de silicium déformé, d'abord mise en œuvre dans sa technologie de processus 90 nm, est encore améliorée dans la technologie 65 nm. La deuxième génération de silicium tendu d'Intel augmente les performances des transistors de 10 à 15 % sans augmenter les fuites. Inversement, ces transistors peuvent réduire les fuites de quatre fois à performance constante par rapport aux transistors 90nm. Par conséquent, les transistors du processus 65nm d'Intel ont des performances améliorées sans augmentation significative des fuites (une plus grande fuite de courant électrique entraîne une plus grande production de chaleur).

Les transistors 65 nm d'Intel ont une longueur de grille réduite à 35 nm et une épaisseur d'oxyde de grille de 1,2 nm, ce qui permet d'améliorer les performances et de réduire la capacité de grille. La réduction de la capacité de grille permet en fin de compte de diminuer la puissance active d'une puce. Le nouveau processus intègre également huit couches d'interconnexion en cuivre et utilise un matériau diélectrique "low-k" qui augmente la vitesse du signal à l'intérieur de la puce et réduit la consommation d'énergie de la puce.

Intel a également mis en place transistors de sommeil dans sa SRAM 65nm. Les transistors de sommeil coupent le flux de courant vers de grands blocs de la SRAM lorsqu'ils ne sont pas utilisés, ce qui élimine une source importante de consommation d'énergie sur une puce. Cette caractéristique est particulièrement utile pour les appareils alimentés par batterie, comme les ordinateurs portables.

Les dispositifs semi-conducteurs 65 nm d'Intel ont été fabriqués dans l'usine de développement de 300 mm de l'entreprise (appelée D1D) à Hillsboro (Oregon), où le processus a été mis au point.

De plus amples informations sur la technologie logique 65 nm d'Intel seront présentées dans un document lors de la réunion internationale des dispositifs électroniques de l'IEEE qui se tiendra à San Francisco du 12 au 15 décembre. Des informations supplémentaires sont également disponibles sur le site Silicon Showcase d'Intel, dont le lien est disponible en suivant le lien suivant télécharger ci-dessus.